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三星攜手晶圓代工夥伴召開2021年第三屆SAFE論壇揭示強大設計基礎架構解決方案

Thu, 02 Dec 2021 10:01:16 +0000

全球先進半導體技術領導品牌三星電子，近期於線上舉辦2021年第三屆「三星先進製程晶圓代工生態圈」（SAFE^TM）論壇。

三星攜手晶圓代工生態圈夥伴，以「效能平台2.0：創新、智慧、整合」為主題，籌辦7場主題演講及76場技術座談會，並聚焦三大主題：環繞式閘極結構（GAA，創新）、人工智慧（AI，智慧）與2.5D／3D（整合）技術，以及高效能應用所需的多元設計基礎架構。

三星電子資深副總裁暨晶圓代工設計平台開發負責人Ryan Lee表示：「面對瞬息萬變的大數據時代，為滿足客戶日益增長的需求，三星攜手晶圓代工夥伴取得可觀的進展，並以強大的解決方案為成功鋪路。借助SAFE計畫，三星將以先鋒者之姿引領群雄，實現『效能平台2.0』願景。」

本屆三星論壇自11月17日起進行為期一個月的直播，與會者可透過線上SAFE論壇平台，探索一系列技術座談會，亦能與生態圈夥伴展開互動。欲註冊參加SAFE論壇者，請造訪三星活動官網https://www.samsungfoundry.com 。

SAFE 2021：效能平台2.0

身處於以數據為導向的全新時代，三星聚焦智慧財產權（IP）、電子設計自動化（EDA）、雲端、設計解決方案合作夥伴（DSP）、封裝解決方案等關鍵領域，積極擴大晶圓代工生態圈陣容。其最新SAFETM計劃內容涵蓋以下：

SAFE^TM-IP及EDA：三星與其晶圓代工生態圈夥伴取得逾3,600個IP以及80款通過認證的EDA工具。上述工具的開發與認證，皆根據三星運作並由其合作夥伴參與的高標準認證計劃。為因應高效能應用市場需求，三星晶圓代工生態圈不僅開發具體HPC基礎IP，包括標準元件庫及記憶體編譯器，亦開發各項關鍵IP，例如100Gbps以上的串列器－解串列器（Serializer-Deserializer）介面，以及5D／3D多晶片整合解決方案。

借助EDA合作夥伴，三星已掌握專為3奈米（nm）GAA製程技術優化的設計工具，以及用於2.5D／3D多晶片整合的設計方法。客戶亦可利用基於AI與機器學習的EDA技術，系統性地管理及分析設計數據。為克服日益棘手的晶片設計與分析，三星同步強化合作夥伴關係，以促進EDA工具與相關技術開發，例如整合能有效利用運算資源的GPU，此為晶圓驗證不可或缺的技術。

SAFE^TM-OSAT：三星計劃擴大外包半導體組裝及測試（OSAT）生態圈，以強化如5D／3D等封裝產品線，進而引領「超越摩爾定律」技術。近期三星宣佈共同開發混合基板立方體（H-Cube）解決方案，即為三星晶圓代工與OSAT社群合作的成功案例之一。該方案可實現6項HBM有效整合，同時發揮成本效益。
SAFE^TM-Cloud Design Platform：三星去年推出雲端一站式設計平台SAFE^TM-CDP，現已支援混合雲端功能，可與客戶的傳統設計環境連結。
SAFE^TM-DSP：於SAFE^TM-DSP生態圈加持下，三星及其全球合作夥伴得以積極支援全球無廠公司。借助先進製程技術及高效能、低功耗晶片設計知識，將設計概念化為具體客製產品。

【引述自SAFETM 夥伴企業]

Ansys－執行長Ajei Gopal

「現今的晶片需仰賴全方位多物理場方法，而工程模擬為不可或缺的一環。Ansys很榮幸能與三星合作，為其多晶片整合計劃，提供全面性多物理場分析流程。此舉將造福雙方共同客戶、產業，乃至全世界。半導體亦將驅動自駕車、電動車、人工智慧與5G等行動技術變革。」

Arm－執行長Simon Segars

「對整體合作夥伴生態圈而言，Arm與三星晶圓代工的長期夥伴關係，是成功在眾多市場拓展商機的重要關鍵。我們與三星攜手合作，以三星晶圓代工的環繞式閘極結構等先進製程，優化Armv9新世代處理器。過程中雙方密切合作，共同發掘橫跨高效能運算（HPC）、汽車、AI 和 IoT領域的新商機，同時處理與日俱增的複雜問題，加快產品上市時程。」

Cadence－執行長Lip-Bu Tan

「Cadence的智慧系統設計策略與三星晶圓代工『效能平台2.0』方向一致，皆以創新、智慧無所不在、整合解決方案為主題。Cadence採用三星先進製程與封裝技術，使客戶成功開發及交付突破性創新產品，期盼能與三星晶圓代工繼續合作，加快設計的致勝腳步。」

Siemens EDA－資深副總裁J. Incorvaia

「三星SAFE論壇為三星晶圓代工生態圈提供了難能可貴的場域，於此聚集各界人才交流資訊，並共同為三星先進製程技術尋找極致發揮的機會。Siemens EDA引頸期盼今年度三星SAFE盛會，且期待客戶與夥伴透過此盛事達成合作，攜手排除設計障礙、提高晶片成功率。」

Synopsys－總裁暨營運長Sassine Ghazi

「Synopsys期盼結合軟體及晶片技術，創造出振奮人心、改變世界的新產品。我們與三星晶圓代工攜手合作，於3nm環繞式閘極結構的具體實現、廣泛的IP認證，AI輔助晶片設計、2.5／3D多晶片設計等領域，擬定縝密計劃。Synopsys將展開雙臂，迎接三星SAFE計畫提供的合作機會。」

三星晶圓代工展現創新實力助攻大數據、AI／ML及智慧連網裝置的未來發展

Wed, 27 Oct 2021 09:35:20 +0000

全球先進半導體技術領導品牌三星電子，於2021年第五屆三星晶圓代工論壇（SFF）中，揭示以環繞式閘極（GAA）結構為基礎，針對３奈米及2奈米的持續製程技術遷移計劃。

本屆線上論壇以「擴展新維度」（Adding One More Dimension）為題，吸引全球2,000多名客戶及合作夥伴共襄盛舉。三星於此年度盛事中暢談願景，面對快速發展的晶圓代工市場，未來將提升製程技術、製造營運、代工服務等晶圓事業的各個環節，奠定屹立不搖的領導地位。

三星電子總裁暨晶圓代工事業部負責人Siyoung Choi博士表示：「三星將全面提高產能，以最先進的技術領航業界，並於矽晶堆疊技術上精益求精、持續展現應用層面的創新實力。COVID-19疫情加速數位轉型腳步，三星將與客戶及合作夥伴於適當時機提供創新技術，發掘矽晶應用的無限潛力。」

GAA蓄勢待發－3奈米將於2022年投入量產；2奈米訂於2025年

三星GAA專利技術－多橋通道場效電晶體FET（MBCFET），具備升級的功效和靈活設計優勢，對未來製程技術遷移至關重要。相較於5奈米製程，三星首度採用MBCFET的3奈米GAA節點，使晶片面積縮減35%、性能提升30%且功耗降低50%。除了優化功耗、性能和面積（PPA）外，隨著製程技術成熟，3奈米邏輯技術良率已逐漸趨近於量產中的4奈米製程。

三星預計於2022年上半年，生產首批基於3奈米技術設計的晶片，而第二代的3奈米晶片，則預計於2023年投入生產。三星技術路線圖的最新部署項目，採用MBCFET技術的2奈米製程節點，目前處於早期開發階段，預計將於2025年投入量產。

CIS、DDI、MCU適用FinFET – 17奈米專業製程技術登場

三星晶圓代工持續精進FinFET製程技術，以支援具成本效益及應用競爭力的專業產品。三星17奈米FinFET製程節點，堪稱其中的最佳實例。除了FinFET的固有優勢，該製程節點亦得益於3D電晶體架構，具備卓越的性能與能效。因此，與28奈米製程相比，三星17奈米FinFET可縮減43%面積、提升39%性能及49%能效。

此外，三星正積極推進14奈米製程，以支援3.3V高壓或快閃型嵌入式MRAM（eMRAM），進而提升寫入速度與密度，成為微控制器單元（MCU）、IoT與穿戴裝置等應用的絕佳選擇。三星8奈米無線射頻（RF）平台，可望進一步擴大其在5G半導體市場的領導地位，涵蓋sub-6GHz至mmWave毫米波應用。

2021年11月，三星將攜手生態圈合作夥伴，以線上虛擬方式舉辦三星晶圓代工SAFE論壇。

【名家觀點】三星電子最新電晶體技術締造半導體歷史

Mon, 27 May 2019 13:32:27 +0000

日常生活中，我們每天透過電腦與智慧型手機儲存或互相傳送文件、照片、影片、音訊檔、試算表與圖表等複雜數位資訊。然而，數位資訊其實僅利用「0」與「1」兩種位元組成的簡單二進位數系統來表現。

電晶體是將二進位數系統所編寫的數位資訊轉換成電子訊號的半導體裝置。電晶體中的「通道」讓電流在半導體源極和汲極之間流動，而「閘極」則是控管行經通道的電流。閘極透過放大電子訊號產生二進位數據，同時作為開關。由此可知，電晶體本質上就是半導體晶片的基本元素。

不管是文件、照片或影片，所有數位資訊皆是由「0」與「1」兩種位元組成的二進位數系統所構成。

半導體發展史不斷在創造更小、更快且功耗更低的電晶體。左起：平面電晶體、完全空乏（鰭式）電晶體，以及環繞式閘極結構(GAA)電晶體。

為了在矽(Si)基版有限的表面空間安裝更多半導體晶片，每一個晶片大小自然需要縮減。此外，為了在各個晶片中加入更多複雜的新功能，最基本的電晶體必須縮小體積並降低功耗，以將電池壽命提升至最高，同時也須降低熱能與電荷。由於功耗取決於操作電壓，電晶體更必須具備降低電壓的功能。因此，半導體發展史可說是不斷在創造更小、更快與功耗更低的電晶體。

目前半導體產業最常見的電晶體為金屬氧化物半導體(MOS)，由金屬電極、氧化物絕緣體和半導體通道組成。史上第一個MOS電晶體採用平面結構，讓閘極與通道可以在同一個平面上接觸。但隨著電晶體的體積縮小，源極與汲極之間的距離也變短，讓閘極很難作為開關。這就是所謂的「短通道效應」，並且隨著電壓降低幅度有限，意味著平面電晶體只能應用在20奈米或以上的節點（或世代）⁽^註一⁾

為了克服短通道效應，下一代的電晶體技術「完全空乏電晶體」應運而生。這類電晶體採用薄型矽(Si)通道，透過提高閘極調控通道電位的能力來避免短通道效應。該結構型態是由傳統電晶體（位於平面通道上的閘極）演變而來，不僅更薄且堅固，同時直立的矩形通道在三邊與閘極緊密互鎖。由於其細長的直立矩形設計與魚類的背鰭相似，因此也稱作「鰭式電晶體」。三星自2012年起開始生產各式尺寸的鰭式電晶體，而且是從14奈米切入。

平面電晶體僅允許通道和閘極在一個平面接觸，但鰭式電晶體具有三維結構，允許通道的三個面（不包括底部）和閘極接觸，進而改善半導體性能，並擴大電壓下降的程度，解決短通道效應所帶來的問題。

然而，在經過幾代的發展與製程轉換，鰭式電晶體已面臨極限。現今半導體產業要求電晶體能進一步降低電壓。儘管鰭式電晶體具備三維結構，但隨著電晶體持續進步，體積因而不斷縮小，僅三面接觸閘極而非四面，進而演變成發展上的一大限制。

圖示: 半導體電晶體的演進

為了突破現行電晶體解決方案的侷限，三星研發出新式環繞式閘極(GAA)結構。顧名思義，GAA結構將閘極調控通道電位的功能最大化，讓包含第四個底部在內的所有通道都被閘極環繞。閘極360度環繞通道區域可以抑制短通道效應，進一步降低電壓。

典型的GAA電晶體結構為一細長的奈米線⁽^註二⁾。通常，通道寬度一般是越寬越好，讓大量電流得以通過，但直徑極小的奈米線很難取得如此大量電流。為了克服此限制，三星研發出專有的MBCFET（多橋通道場效電晶體），此專利技術為GAA電晶體的升級版。MBCFET電晶體將線型通道結構排列成2維奈米片，以增加與閘極的接觸面積，進而讓裝置整合更簡單，同時增加電流。三星的MBCFET在市場上是極具競爭力的電晶體結構，除了本身的GAA結構可以抑制短通道效應外，也能透過增加通道面積實現性能提升。

與現有7奈米鰭式電晶體相較，MBCFET可將功耗降低50%、性能提升30%，同時將電晶體佔用面積減少45%。

GAA電晶體的開發為一項艱鉅的挑戰，堪稱半導體技術的工業革命，因此目前僅有三星電子提出未來供貨計畫。此外，MBCFET的成功創造亦彰顯三星電子領先全球的技術實力。此技術同時奠定與顛覆半導體產業的基礎，除了得以突破4奈米極限，更能提供且促成第四次工業革命所必須的核心技術。

憑藉此項領先業界的最新發展，三星電子透過最新開創性技術以及合作方式，為產業發展未來開闢了全新道路。

身為半導體工程師，我非常期待此因為新技術誕生而改朝換代的產業，也看好未來的發展。

*本文取自Yongjoo Jeon，三星晶圓代工業務首席工程師

註一：奈米是半導體製程使用的單位，1奈米等於十億分之一公尺。
註二:為超細微直線，切面直徑僅1奈米。