全新3奈米 GAE PDK 0.1版已就緒

三星3奈米環繞式閘極(GAA)結構：3GAE開發依照計畫進行中。三星電子指出其3GAE製程設計套件(PDK) 0.1版已於四月推出，協助客戶及早開始設計工作，以及提升設計競爭力和縮短整備時間(TAT)。
 
與7奈米技術相較，三星3GAE製程設計最高可縮小晶片面積達45%，搭配降低50%的耗能及提升 35%的效能。以GAA為基礎的製程節點，預估將在新一代應用中廣泛採用，例如行動、網路、汽車、人工智慧(AI)和IoT物聯網。
 
以奈米線為基礎的傳統GAA，由於其有效通道寬度較小，因此需要的堆疊數量較大。另一方面，三星專利GAA：MBCFET（多重橋接型通道FET）採用的是奈米片結構，為每個堆疊提供更高的電流。
 
雖然鰭式場效電晶體 (FinFET)必須以離散方式調變鰭數，MBCFET 是透過控制奈米片寬度來提供更高的設計彈性。此外，MBCFET 與 FinFET製程的相容性代表兩者能共用相同的製造技術和設備，藉此加速製程開發與提升產量。
 

 
三星近期已公布3GAE測試載具設計，未來將專注於提升其效能及功率效率。
 
如需更多資訊，請參考三星電子新聞中心連結內的GAA圖表和影片。
 

最新SAFE 雲端計畫啟動

為持續支援及提升客戶的整體設計工作流程，三星電子啟動「三星先進製程生態系統雲端 (SAFE-Cloud) 計畫」，透過與Amazon Web Services(AWS)和Microsoft Azure等主要公共雲端服務供應商，及Cadence和Synopsys等電子設計自動化(EDA)領導廠商合作，為客戶提供更具彈性的設計環境。
 
至今，多數的代工客戶能在自有伺服器上構建和管理設計基礎架構。SAFE 雲端計畫將藉由豐富的製程資訊（PDK、設計方法）、EDA工具、設計資產（IP、資料庫）和設計服務來提供更卓越的統包式代工設計環境，減輕這方面的負擔並支援更簡單、更快速、及更有效率的設計流程。
 
現在，無論客戶需要再大的伺服器及儲存空間，都能滿足其需求，透過三星電子認證的SAFE 雲端安全性、適用性和擴充性，獲得專為晶片設計最佳化的安全環境。
 
經由SAFE 雲端平台，三星電子加速了與Synopsys合作7奈米和5奈米元件庫的開發。此外，三星、Gaonchips（韓國無廠設計公司）也和Cadence成功在此平台完成設計驗證。
 
Gaonchips執行長Kyu Dong Jung指出：「對我們這樣的公司而言，針對高效能運算(HPC)伺服器和系統進行前期投資是一項挑戰」。SAFE 雲端提供我們非常靈活的設計環境，無需額外投資基礎設施，更縮短了設計TAT。我預期這項計畫將為我們和整個無廠產業，提供更實質的商業及技術優勢。」
 

製程科技藍圖和先進封裝技術更新

三星電子的藍圖包括應用極紫外線(EUV)技術、從7奈米到 4奈米等四種FinFET製程，以及 3奈米 GAA，或MBCFET。
 
今年下半，三星電子計畫將開始6奈米製程裝置的量產，並完成4奈米製程的開發。
 
三星電子計畫於四月開發5奈米FinFET製程的產品設計，預計於今年下半完成，並於2020年上半進行量產。
 
三星的FD-SOI (FDS)製程和eMRAM之拓展，以及一系列先進的封裝解決方案，皆在今年的代工論壇上發表。此外，28FDS製程、18FDS以及具有1Gb容量eMRAM的繼任者開發也都將在今年完成。